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title: "《计组》大题"
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date: 2023-07-23T11:15:49+08:00
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## 换算单位及公式
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* 1G = $2^{10}$M = $2^{20}$K，当表示传输率时K = $10^3$;表示容量时K = $2^{10}$
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* 1ns = $10^3$ms【毫秒】 = $10^6$us【微秒】=$10^9$ns【纳秒】 = $10^{12}$ps【皮秒】
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* 1B【字节】 = 8bit【位】【比特】
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* 存储容量 = 存储字数 * 字长
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* 存储器的数据传输率 = 数据宽度/存储周期
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* 数据线的宽度 = MDR的宽度 = 存储字长
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* 地址线的宽度 = MAR的宽度 = 存储字数
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* C语言中
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* double = 8字节 = 64位
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* float = 4字节 = 32位
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* int = 4 字节
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* char = 1字节
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* short = 2字节
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* long = 4字节
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* 存储元：存储二进制的电子元件，每个存储元可存1bit
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* 存储单元：每个存储单元存放一串二进制代码
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* 存储字字：存储单元中二进制代码的组合
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* 存储字长：存储单元中二进制代码的位数
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* 机器字长：计算机一次能处理的二进制代码长度，可通过寄存器的位数判断机器字长
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* 一定与机器字长相同的部件：ALU，通用寄存器
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* 指令字长：指令的二进制长度
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* 数据字长：数据总线一次能并行传送信息的次数
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## 历年真题
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（1）
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A准备32位数据所需要的时间 = $\frac{4B}{2MB/S} = 2us$即最多每隔2us查一次
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每次查询次数为$\frac{1s}{2us} = 5\times 10^5$
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每秒CPU用于A输入输出的时间至少为$5\times10^5\times10\times4 = 2\times 10^7$个时钟周期
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百分比 = $\frac{2 \times 10^7}{500M} = 4%$
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（2）
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中断响应和中断处理的时间 = 400$\times \frac{1}{500M} = 0.8us$
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B准备32位数据需要的时间 = $\frac{4B}{40MB/S} = 0.1us$<中断处理时间
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因此数据会被刷新，B不适合采用中断IO方式
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（3）
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B每秒的DMA次数最多 = $\frac{40MB}{1000B} = 40000$次
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CPU用于B输入输出时间 = $40000\times500 = 2\times10^7$个时钟周期
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百分比 = $\frac{2\times10^7}{500M} = 4%$
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（1）
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传送一个ASCII码，传输一个起始位，7位数据位，1个校验位，1位停止位，共1+7+1+1=10
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1S可接收$\frac{1}{0.5\times10^{-3}}$= 20000个字符
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（2）
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时钟周期 = $\frac{1}{50M} = 20ns$
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将字符送到端口的时间 = $\frac{0.5ms}{20ns} = 2.5\times10^4$个时钟周期
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1000个字符所需时钟周期 = $1000\times(2.5\times10^4+10+15\times4) = 25070000$个
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CPU的时间 = $1000\times(10+20\times4) = 90000$个时钟周期
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关中断、保护断点和程序状态、识别中断源
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（1）
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1S内申请的中断次数 = $\frac{0.5MB}{4B} = 125000$次
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CPU每次用于数据传送的时钟周期 = $5\times18 + 5\times2$ = 100个时钟周期
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1S用于中断的开销 = 100$\times125000 = 12.5M$个时钟周期
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因此百分比 = $\frac{12.5M}{500M} = 2.5%$
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（2）
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1SDMA次数 = $\frac{5MB}{5000B} = 1000$次
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DMA的开销 = $1000\times500 = 0.5M$个时钟周期
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百分比 = $\frac{0.5M}{500M} = 0.1%$
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## 存储系统相关
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（1）
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主存块大小64B = $2^6B$ ,主存地址低6位为块内地址
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Cache组数 = $\frac{32KB}{64B\times8} = 2^6$，主存中地址6位为Cache组号
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Tag位为32-6-6 = 20位
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LRU位占3位（$2^3$ = 8）
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采用直写方式，无修改位
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（2）
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0080 0000H 低6位全为0
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因此S位于主存块的开始处
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每块可容纳$\frac{64B}{4B} = 16个int$数据
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Cache缺失次数 = $\frac{1024}{16} = \frac{2^{10}}{2^4} = 2^6 = 64$次
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（3）
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0010 0003H，组索引为0，让地址映射到指令Cache的第0组
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Cache初始为空，Cache行有效位为0，Cache访问缺失
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该主存块取出后存入指令Cache第0组的任意一行，将主存地址有20位填入该行标记字段，设置有效位，修改LRU位
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根据块内地址0000 11B从该行取出相应内容
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（1）
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CPU时钟周期 = $\frac{1}{800M} = 1.25ns$
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总线时钟周期 = $\frac{1}{200M} = 5ns$
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总线带宽 = $200M \times \frac{32}{8} = 800MB/S$
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（2）
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Cache块32B，Cache缺失时要一个读突发传送总线事务读取一个主存块
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（3）
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一次读突发传送总线事务 = 1次地址传送 + 32B数据传送 = 5ns+40+8$\times$5 = 85ns
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（4）
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Cache中1条指令用的时间 = 1.25$\times$4 = 5ns
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Cache缺失的额外开销 = 平均访存次数 $\times$Cache缺失率$\times$1次总线突发时间 = 1.2$\times$5% $\times$ 85ns = 5.1ns
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即执行时间 = 100$\times 15 + 5.1 = 1505.1ns$
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（1）
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页大小4KB，即页内地址占12位
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因此高18位表示虚页号，低122位表示页内地址
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（2）
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8组，3位表示组号
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|TLB15位|3位组号|12位页内地址|
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|---|---|---|
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（3）
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LRU，最近最少使用
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TLB组号 = 虚页号 mod TLB组数
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TLB组号依次为2,4,0,7,3,4,4,4
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4号组虚页号为12,4,12,20
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替换虚页号4
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（4）
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虚页号增减32 - 30 = 2位，TLBTag字符增加2位
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TLB表位数增加2位
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（1）
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物理地址 = 实页号 + 页内地址 = 16+12 = 28位
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（2）
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全相联映射，TLB用SRAM
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（3）
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Cache采用组相联映射，1位LRU位，1位脏位
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Cache总容量 = $2^3\times2(20+1b+1b+1b+23B) = 4464b = 558B$
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有效位用来指出所在Cache行中的信息是否有效
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（4）
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0008 C040的虚页号为0008H，对应实页号0040H
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物理地址0040040H，组号010 = 2组
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有对应项，但有效位=0，因此Cache不命中
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0007C60，后12位 = 260H = 0010 0110 0000
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组号011=3，第3组
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（1）
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虚拟地址24位（$2^{24} = 16MB$）
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物理地址20位（$2^{20} = 1MB$）
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页面大小4KB = 页面偏移量占12位
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因此高12位表示虚页号，高8位表示页框号
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（2）
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Cache8行 = Cache块号占3位（$2^3$ = 8）
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块大小32B = 块内偏移量占5位（$2^5 = 32$）
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主存字块标记占20-8 = 12位
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|主存字块标记12为|Cache字块标记3位|字块内标记5位|
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|---|---|---|
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（3）
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001C60H = 0000 0000 0001 1100 0110 0000
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虚页号为 0000 0000 0001 = 1且有效位为1 = 在主存中对应页框04
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即物理地址为0000 0100 1100 0110 0000 = 04C60H
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Cache字块号为011=3，有效位为1，值为105H不等于04CH
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因此Cache未命中
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（4）
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024BACH = 0000 0010 0100 1011 1010 1100
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TLB有2个组 = 高11位为TLB标记，最低1位为TLB组号
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虚页号为0000 0010 0100B，TLB标记为0000 0010 010B = 012H，组号为0
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组0有效位 = 1，标记 = 012的项 = TLB命中，即在主存中
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（1）
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页大小8KB = 页内偏移地址为13位
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A = B = 32 -13 = 19,D = 13,C = 24-13 = 11
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Cache行数 = $\frac{64KB}{64KB\times2} = 512 $ => F = 9
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主存块大小 = 64KB => G = 6
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因此A=B=19,C=11,D=13,E=24-9-6=9,F=9,G=6
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（2）
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4099 = 00 0001 0000 0000 0011
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cache组号 = 0 0000 0011 = 3
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对应H字段内容为 0 0000 1000B
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（3）
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缺页更大，缺页处理需要访问磁盘，Cache缺失访问主存
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（4）
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直写策略同时写快速存储器而慢速磁盘速度更慢，所以在Cache-主存层次用直写
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在主存-外存层次，用回写策略
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（1）
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|有效位|脏位|替换控制位|标记位|
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|---|---|---|---|
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地址总长度28位（$2^28$ = 256MB）
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块内地址6位（$2^6 = 64$）
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cache块号3位（$2^3 = 8$）
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所以Tag位数 = 28-6-3 = 19位，1位有效位
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所以cache行为
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|有效位1位|19位标记位|64B存储的数据|
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|---|---|---|
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数据cache容量 = $8\times(64+\frac{20}{8})B = 532B$
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（2）
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a[0][3]地址 = $320+32\times4B = 101000000+001111100 = 110111100_B$=>cache行号为$110_B = 6$
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a[1][1]地址 = $320+256\times4+1\times4 = 1348 = 10101000100_B$=>Cache行号为$101_B = 5$
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（3）
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数组A按行存放，程序A按行存取
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每个字块存16个int数型，A的命中率 = $\frac{15}{16} = 93.7%$,B的命中率 = 0，A更快
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（1）
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4KB = $2^{12}B$ =>虚拟地址高20位为虚拟页号
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1行和30行都为00401H=>都在同一页中
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（2）
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Cache有$\frac{64}{4} = 16组 $=>组号占4位
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主存块大小64B =>块内地址占6位
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|22位Tag|4位组号|6位块内地址|
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|---|---|---|
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（3）
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16行：00401025H
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025H = 0000 0010 0101B
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页大小4KB =>虚地址与物地址低12位相同
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组号为0000B = 0 =>对应cache组号为0命中
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## 数据运算相关
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（1）
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X = $(134)_{10} = 1000 0110B =>R_1的内容为86H$
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$y = (246)_{10} = 1111 0110B$
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$x-y = 1000 0110 + 0000 1010 = 1001 0000$
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=>$R_5的内容为90H$
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x+y = 1000 0110 +1111 0110 = 0111 1100 = 7CH
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=>$R_6的内容为7CH$
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（2）
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$m = 1000 0110_{[补]} = 1111 1010_{[原]} = -122$
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$ n = 1111 0110_{[补]} = 1000 1010_{[原]} = -10$
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（3）
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能，n位加法器可实现
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（1）
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乘法可通过加法和移位实现
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（2）
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控制循环次数，控制加法和移位操作
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（3）
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a最长，c最短
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## 指令执行相关
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（1）
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10次，16行的call指令
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（2）
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12行是条件转移指令
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16行，20行，30行一定会使程序跳转执行
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（3）
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0040 1025 + 5 = 0040 102AH
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目标地址 = （PC）+ 偏移量 => 偏移量 = 00401000H - 0040 102AH = FFFF FFD6H
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小端方式
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（4）
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f(13) > $2^{32} - 1$，发生了溢出的错误结果，可将$f_1$的返回值类型改为double
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（5）
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乘积的高33位非全0或非全1，OF = 1，加一条溢出自陷指令
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（1）
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CISC，M的指令长短不一，不符合RISC的指令系统的特点
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（2）
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长度 = 0040 107FH -0040 1020H +1 = 60H = 96B
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（4）
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不能，$f_2$为浮点数，其有阶码，不能单纯靠左移实现power*2运算
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（1）
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ALU宽度16位，可寻址大小 = $2^{20}B = 1MB$
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指令寄存器长度 = 单条指令长度 = 16位
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MAR20位，MDR8位
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（2）
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R型：$2^4 = 16$种操作
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通用寄存器 = $2^2 = 4个$
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I、J型：2^6 -1 = 63种操作
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（3）
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01B2H = 0000 0001 1011 0010B
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功能为R[3]$\leftarrow$ R[1]-R[2]
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执行01B2H：B052H - 0008H = B04AH,未溢出
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执行01B3H：B052H $\times$0008H = 8290H，结果溢出
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（4）
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符号扩展
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（5）
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丁型指令
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（1）
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最多 $2^4$ = 16条指令（操作码占4位）
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操作数占6位，寻址方式占3位，寄存器编号占3位=>$2^3$ = 8个通用寄存器
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MAR需16位（128KB = $2^{17}B$）
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字长为16位 => MDR至少为16位
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（2）
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PC的范围 0~$2^{16}-1$(存储器字长16位)
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$R_n$的相对偏移量 $-2^{15}\backsim2^{15}-1$
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主存地址空间$2^16$
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因此转移指令的目标范围为0000H ~ FFFFH($0\backsim2^{16}-1)$
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（3）
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add（R4）,（R5）+
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|OP|Ms|Rs|Md|Rd|
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|0010|001|100|010|101|
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十六进制为0010 0011 0001 0101B = 2315H
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将R4内容所指的存储单元的数据与R5内容中所指的存储单元数据相加再将结果送入R5内容所指的存储单元中
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（R4） = 1234H，（1234H） = 5678H，（D5） = 5678H，（5678） = 1234H
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即5678H + 1234 = 68ACH，之后R5自增
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R5和存储单元5678H会改变，R5的内容从5678H变为5679H，5678H内容变为68ACH
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